www.elektronik.si

[oversc0re]

Malo sem se igral z UARTom in teži me tole:
4x sem prebral UART0 dokumentacijo, pa nikjer ni pisalo, da bi bilo na kakršenkoli način možno ugotovit, kdaj je TX buffer poln. Indikacija polnosti se mi zdi precej bolj pomembna, kot pa indikacija, kdaj je prazen, saj je s pisanjem po njem treba prenehati ko se ta pač zafila. Sem morda kaj zgrešil? Če moram za vsak byte čakat, da ga UART požre, potem je buffer brez pomena.

[.]

Brisana vsebina odstranjenega uporabnika.

[Glitch]

UART0 in hw handshake?

oversc0re: pac je UM slabo napisan oz. so LPC cipi in FIFO predvideni samo za sprejem
Poisci FIFO Control register, tam sicer pise RX ampak mogoce se ga da pa uporabiti tudi za TX plus TXEN bit v Transmit enable registru bi bil mogoce v kaksno pomoc

[oversc0re]

Na uart0 res ni hendšejka, ampak če bi le ta odpravil moj problem, bi šel na 1ko. PA vednar, a ni hendšejk samo sinhronizacija pošiljanja in sprejemanja med obema koncema in nima s polnostjo oddajnega bufferja prav dosti veze?